四选一数据选择器真值表：
Verilog代码：
module mux4(en,d0,d1,d2,d3,a,y);
input en,d0,d1,d2,d3;
input[1:0] a;
output y;
reg y;
always@(d0,d1,d2,d3,a,en)
begin
if(en==1'b0)
begin
y <= 1'b0;
end
else
case(a)
2'b00: y<=d0;
2'b01: y<=d1;
2'b10: y<=d2;
2'b11: y<=d3;
default: y<=1'b0;
endcase
end
endmodule
仿真结果：
