-------1、Verilog HDL syntax error at xxxx.v near text "ā"，expecting";"
出现此类错误一般有以下五种情况：
1、某一句缺少“；”
2、begin和end不对应
3、某一个变量在always语句中等号的左边却没有定义成reg型
4、输入法导致，也就是符号的的半角和全角
5、 “<=” 两侧表达式距离过远
ArChieve 2019-11-11 11:03 原文
-------1、Verilog HDL syntax error at xxxx.v near text "ā"，expecting";"
出现此类错误一般有以下五种情况：
1、某一句缺少“；”
2、begin和end不对应
3、某一个变量在always语句中等号的左边却没有定义成reg型
4、输入法导致，也就是符号的的半角和全角
5、 “<=” 两侧表达式距离过远