verilog - Verilog 中的 32 位除法器与有限状态机控制

Question

我正在尝试在 Verilog 中实现 32 位分频器，但遇到了问题。A和B是要除的数字。到目前为止，这是我的代码。测试台的输出是：

我究竟做错了什么？另外，当输出同时为高和低时，这意味着什么？这是在 EDAPlayground 中实现的：

设计和测试台

标签： verilogstate-machinefsm

Answer 1

不确定这是否是您唯一的问题，但您正在nextstate控制路径中的组合逻辑块中进行封装。您应该使用套管state（即，它不应该是case (nextstate)but case (state)）

您也不应该在控制路径中的寄存器块和组合块中设置load、和run，它们只能从组合块中分配。errokalways @(posedge clk or negedge reset)always @(*)