system-verilog - EDA Playground 文件编译顺序
问题描述
如果 EDA Playground (SV/UVM) 中有很多文件,包括包等,EDA Playground 如何处理编译顺序?包文件是先编译的吗?
如果它不关心编译顺序,应该怎么做才能解决这个问题?
解决方案
当您在 EDA Playground 上选择 SystemVerilog 选项时,将编译两个文件:testbench.sv 和 design.sv。如果你想编译任何其他文件,那么你需要使用`include。例如,在https://www.edaplayground.com/x/296中,您会看到 my_testbench_pkg.svh 包含在 testbench.sv 的顶部
`include "my_testbench_pkg.svh"
并且 my_sequence.svh 和 my_driver.svh 包含在 my_testbench_pkg.svh 的顶部:
`include "my_sequence.svh"
`include "my_driver.svh"
这与 EDA Playground 上的 VHDL 不一致,其中所有选项卡都是自动编译的。但是,我想不出一个简单的方法来改变它,因为如果我这样做是为了让所有选项卡都使用 SystemVerilog 编译,那么它不会向后兼容使用 `include.
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