verilog - 检查genvar在verilog中是否为奇数

Question

我是verilog hdl的新手，我想知道如何正确编写以下代码：

genvar cnt;
for( cnt = 0 ; cnt < 5 ; cnt = cnt + 1) begin
   if (cnt is odd) begin
     // do something
    end else begin
    // do something else
      end
end

标签： verilog

Answer 1

一种方法是使用模运算符 ( %)：

if (cnt % 2)