时间戳

首页 > 解决方案 > Verilog：在for循环中分配一个命名的生成循环的线

verilog - Verilog：在for循环中分配一个命名的生成循环的线

问题描述

我收到一个我不理解的语法错误。似乎 Verilog 对索引在某种意义上是一个变量很挑剔，但我不确定这里到底发生了什么，或者如何在没有硬编码的情况下绕过它。

这是我的主要模块：

module mojo_top(
    // 50MHz clock input
    input clk,
    // Input from reset button (active low)
    input rst_n,
    // cclk input from AVR, high when AVR is ready
    input cclk,
    // Outputs to the 8 onboard LEDs
    output[7:0]led,
    // AVR SPI connections
    output spi_miso,
    input spi_ss,
    input spi_mosi,
    input spi_sck,
    // AVR ADC channel select
    output [3:0] spi_channel,
    // Serial connections
    input avr_tx, // AVR Tx => FPGA Rx
    output avr_rx, // AVR Rx => FPGA Tx
    input avr_rx_busy // AVR Rx buffer full

    );

// these signals should be high-z when not used
assign spi_miso = 1'bz;
assign avr_rx = 1'bz;
assign spi_channel = 4'bzzzz;

wire rst = ~rst_n; // make reset active high

genvar i;
generate
  for (i=0; i<4; i=i+1) begin: clocks
    wire clk_slow;
    slow_clock #(.FREQ(2**i)) clk1 (
      .clk(clk),
      .rst(rst),
      .clk_out(clk_slow)
    );
    assign led[i] = clk_slow;
  end
endgenerate

always @(*) begin
  for (k=0; k<4; k=k+1) begin
    assign led[4+k] = clocks[k].clk_slow; // Why can't I do this?
  end
end

endmodule

我正在生成 4 个时钟（1Hz、2Hz、4Hz 和 8Hz）。在最后的始终块中，我有这一行：led[4+k] = clocks[k].clk_slow;尝试将这 4 个时钟分别分配给不同的 LED（led[7:4]）。错误是抱怨.after clocks[k]。我想知道我是否不允许在右侧有一个变量索引，但是当我输入 just 时led[4+k] = clocks[k]，没有语法错误（尽管在构建它时显然会出现不同的错误）。

为什么我可以有led[4+k] = clocks[k]但没有led[4+k] = clocks[k].clk_slow？我应该用不同的语法来做到这一点吗？像我在这里一样用for循环来做到这一点是不可能的吗？

编辑： 如果有人想知道，这是我得到的具体错误。再次，看起来它只是在抱怨我在索引我想要的特定生成块后做了任何事情。

Line 46, Column 24 : extraneous input '.' expecting {';', '[', '<=', '*', '+', '-', '?', '&', '|', '^', '~^', '^~', '/', '%', '==', '!=', '===', '!==', '&&', '||', '**', '<', '>', '>=', '>>', '<<', '>>>', '<<<'}

我还应该提到这led[4+k] = clocks[0].clk_slow没关系。它让我做led[4+k] = clocks[0].clk_slow，但不是led[4+k] = clocks[k].clk_slow。

标签： verilogfpga

解决方案

我还应该提到 led[4+k] = clocks[0].clk_slow 是可以的。它让我可以做 led[4+k] = clocks[0].clk_slow，但不能让我做 led[4+k] = clocks[k].clk_slow

使用的时钟名称必须与常量变量一起使用，并且不能在 for 循环内变化。所以时钟[0] 工作得很好。

生成块被展开，用文字数字替换“k”。它类似于宏文本扩展。您生成的块被扩展为

    begin : clocks[0]
        wire clock_slow;
        assign led[0] = clocks[0].clock_slow;
    end
    begin : clocks[1]
        wire clock_slow;
        assign led[1] = clocks[1].clock_slow;
    end
    begin : clocks[2]
        wire clock_slow;
        assign led[2] = clocks[2].clock_slow;
    end
    ...

请注意，线 clock_slow 不会变成线阵列。相反，它变成了一组名为clocks[0].clock_slow、clocks[1].clock_slow、...的命名线，您只能通过指定具有常量索引的a 来访问它们。这是因为范围数组不像常规数组。每个实例可以包含不同的类型。例如：

genvar i;
for (i = 0; i < MAX_LIMIT; i++) begin: a
    wire [i+1:0] clock_slow;
end

a[0].clock_slow 是 2 位线，a[1].clock_slow 是 3 位线。所以引用 a[i].clock_slow 不会编译。但是您可以使用另一个生成块 genvar 来索引到另一个生成的块实例。

例如： 

genvar k;
generate
    for( k = 0; k < 4; k=k+1) begin
      assign led [ 4 + k ] = clocks[k].clock_slow;
    end
endgenerate

led 也被声明为不包含值的导线。但是您已经使用了 led in always 块来存储该值。如果您在任何其他模拟器中运行，这也会产生错误。

谢谢，这是个好问题。

推荐阅读