verilog - Verilog 组合作业

Question

你好在 Verilog 这个操作的意义是什么：

wire signal_A = |signal_B;

这对其他逻辑运算符是否可行？

标签： verilogassignment-operator

Answer 1

这只是一个捷径

wire signal_A;
assign  signal_A = |signal_B;

恕我直言，Verilog 充满了不必要的快捷方式，使其更难以阅读和维护。