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verilog - reg [7:0] a [3:0] 和 reg [7:0] a [0:3] 有什么区别

问题描述

到目前为止，我已经研究了 verilog HDL reg [7:0] a [0:3]表示 4 个a 的数组，每个a 的宽度为 8 位，例如

00110011
01000011
00010011
10000011

我对吗？那么reg [7:0] a [3:0]是什么意思？

标签： verilogfpga

解决方案

如果您所做的只是一次访问一个元素，那么两者之间没有区别。对整个数组进行操作时会有所不同。在 Verilog 中，唯一涉及的操作是$readmemh/$writememh或通过 C VPI 接口访问。

在 SystemVerilog 中，排序可能会影响更多操作，例如将数组转换为 32 位整数。左索引成为高位字节。

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