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verilog - 我的“并行到串行”verilog 代码有什么问题

问题描述

我正在尝试设计一个并串转换器。但我的最终波形如下所示：在此处输入图像描述

这是我的代码，在此先感谢。

module parallel2serial#(parameter size=4)(pin, clk, load, rst, sout, finish);
  input [size-1 :0] pin;
  input clk, rst, load;
  output reg finish;
  output sout;
  reg [2:0]count;
  reg [size-1 :0] data;
  reg dout;

  always@(posedge clk)begin
    if(!rst)begin dout<=0; end
    else if(!load)begin
        data<=data>>1;
        dout<=data[size-1];
    end
    else data<=pin;
  end

  always@(posedge clk)begin
    if(!rst)begin count<=0; finish<=0;end
    else begin
      if(count==2'b11) begin count<=0; finish<=1;end
      else begin count<=count+1; finish<=0;end
    end

  end
  assign sout=dout;
endmodule

标签： verilog

解决方案

至少有一个错误。您正在将数据移向最低有效位（向右），同时从最高有效位获取输出。您应该输出 lsb 而不是 msb，或者更改寄存器移位的方向。

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