verilog - 为什么在 Verilog 代码中重新分配时出现语法错误？

Question

module test;
    reg[8:0] a;

    initial begin
        a= 4'b0001;
        a= 4'b0002;
    end
endmodule

我是初学者Verilog。为什么我得到第二次a分配的语法错误？

标签： verilogregister-transfer-level

Answer 1

这不是重新分配。

您使用的是基数 2 :，4'b然后是数字 2。试试4'b0010:-)

后编辑：当变量为 9 位长时，为什么要分配 4 位？