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system-verilog - 两种尺寸的输入端口声明

问题描述

我是 SystemVerilog 的新手，在我正在从事的项目中，我偶然发现了以下端口声明。从 VHDL 我知道具有一种大小的端口声明（例如 8 位向量）。但我不明白为什么要指定两种尺寸。有人可以向我解释吗？

提前致谢！

module foobar
    #(parameter PORTS = 1)
     (input [PORTS-1:0][15:0] id_map);
endmodule

标签： system-veriloghdl

解决方案

SystemVerilog 具有多维数组数据类型（实际上是数组的数组），并允许端口具有数组数据类型。

数组是 SystemVerilog 中的基本数据类型，我建议阅读一些关于它的教程。这是一个很好的解释。

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