verilog - Questa 10.7b 中没有关于端口和分配的警告

Question

我有一个简单的代码：

module test (
  input a, 
  output b
  );    

  assign a=0;
  assign b=0;

endmodule 

如您所见，输入是分配的，那是错误的..但没有显示警告；我的 compile.do 脚本：

set work work
vlib -type directory $work

vlog -work $work +acc    ../src/test.sv +incdir+../inc

和 sim.do：

set work work
vlib -type directory $work
vlog -work $work +acc    ../src/test.sv +incdir+../inc

我怎样才能看到警告？如果我这样做assign a=b;（也应该是错误，因为 b 是输出）也没有错误，只是 a 是 h'x;

标签： verilogmodelsimquestasim

Answer 1

您必须来自 VHDL。