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vhdl - 用 Yosys 合成 verilog

问题描述

我想为 ASIC 标准单元库合成一个 vhdl 设计，以找到电路面积要求。我如何使用 Yosys 为虚拟硅 (VST) 标准单元库 UMCL18G212T3 或 UMC L180 0.18µm 做到这一点？Yosys 支持 vhdl 代码还是我需要用 verilog 编写它？

标签： vhdlyosys

解决方案

通过 Yosys网页。它看起来像只有 Verilog。

关于

Yosys 是 Verilog RTL 综合的框架。它目前拥有广泛的 Verilog-2005 支持，并为各种应用领域提供了一套基本的综合算法。精选功能和典型应用：

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示例用法

Yosys 使用综合脚本进行控制。例如，以下 Yosys 综合脚本从 verilog 文件 mydesign.v 中读取一个设计（带有顶层模块 mytop），使用 Liberty 文件 mycells.lib 中的单元库将其综合为门级网表，并写入综合结果作为 Synth.v 的 Verilog 网表：

> # read design  read_verilog mydesign.v
> 
> # elaborate design hierarchy hierarchy -check -top mytop
> 
> # the high-level stuff proc; opt; fsm; opt; memory; opt
> 
> # mapping to internal cell library techmap; opt
> 
> # mapping flip-flops to mycells.lib dfflibmap -liberty mycells.lib
> 
> # mapping logic to mycells.lib abc -liberty mycells.lib
> 
> # cleanup clean
> 
> # write synthesized design write_verilog synth.v

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