时间戳

首页 > 解决方案 > 如何在 VHDL 中将端口正确连接到总线？

connection - 如何在 VHDL 中将端口正确连接到总线？

问题描述

我目前正在玩弄一些 VHDL 代码来尝试查看内容。对于我目前的方法，我需要将总线分成端口。因此，将总线与实体声明中的端口“硬连接”将是最漂亮的解决方案。这可能吗？

或者是在架构中连接它们并在其中将它们“写入”彼此的唯一解决方案？

这是我试图相应地实现的片段。

entity test is
  port (
    bus    : out std_ulogic_vector(3 downto 0);
    port3   : out std_ulogic;
    port2   : out std_ulogic;
    port1   : out std_ulogic;
    port0   : out std_ulogic;
  );
end test;

非常感谢您的帮助。

标签： connectionportvhdlbus

解决方案

该实体描述了外部连接。架构描述了它的内部行为。所以实体中的“硬连线”是不可能的。

在您的示例中，您需要将端口连接到与“总线”输出相同的连接

注意：bus 是 VHDL 中的保留字。

推荐阅读