enums - 在verilog中使用枚举

Question

我正在用 Quartus verilog ( .v) 编写一段代码，我正在尝试在我的模块中编写一个枚举类型：

module Controller(clk, IorD);

    enum {READ, DECODE} state;
    myState = READ;
    //...

但它给了我以下错误：Error (10170): Verilog HDL syntax error at Controller.v(3) near text "{"; expecting ";".

我究竟做错了什么？如何在 verilog 中使用枚举？

标签： enumsverilogquartus

Answer 1

enum是 SystemVerilog 的一项功能。您需要确保 Quartus 中的文件类型是 SystemVerilog（通常.sv也使用扩展名）