vhdl - DirectVHDL 警告 C0007：架构有未绑定的实例

Question

我编写的代码有问题。尝试模拟时，我不断收到错误消息。 警告 警告 C0007：架构有未绑定的实例（例如 shifter2）。

这是我的代码。我正在使用 DirectVHDL - PE

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;    
use ieee.std_logic_unsigned.all;

entity multi3 is
  port (   
    C : in std_logic_vector (7 downto 0);
    D : out std_logic_vector (10 downto 0));
end multi3;

architecture behavioral of multi3 is

component shifter
  port (
    Rin : in std_logic;
    A : in std_logic_vector(7 downto 0);
    B : out std_logic_vector(7 downto 0);
    Lout: out std_logic);
end component;

signal E, F : std_logic_vector (7 downto 0);
signal L1, L2 : std_logic;

begin

shifter1 : shifter port map('0',C,E,L1);

shifter2 : shifter port map('0',E,F,L2);

D<=('0' & L1 & L2 & F)+C;

end Behavioral;

标签： vhdl