verilog - 为 D FF 写一个verilog

Question

我想为具有以下特征的FF编写一个行为verilog代码，如图所示。

module DFF ( D, CK, RN, Q );
input  D, CK, RN;
output reg Q;

always @ (posedge CK)
begin
if ( RN==1'b0 )
  Q <= RN ; 
if ( RN==1'b1 )
     Q <= D ;
if RN 

我不知道在这里写什么

end

    );
endmodule

标签： verilogsequentialflip-flopregister-transfer-level

Answer 1

从您的函数表中，RN 似乎被视为异步输入。在这种情况下，negedge RN也应将其添加到敏感列表中。其余的与@Serge 的答案相同。

always @(posedge CK or negedge RN)
    if (RN == 1'b0)
        Q <= 1'b0;
    else
        Q <= D;