vhdl - 使用 Quartus Prime 和 Modelsim 对 CPLD 进行 VHDL 时序仿真

Question

我正在为开发板上用于测试的Intel Max II CPLD开发设计 ( VHDL ) 。稍后这很可能会被Coolrunner II CPLD取代。

我对此很陌生。使用Quartus Prime Lite和Modelsim的基本编译和仿真工作正常。我目前的设计是这样的：

-- The top level entity used for synthesis.
entity foo is
  port(...)
end foo;

architecture rtl of foo is
  ...
begin:
  ...
end rtl;

-- The top level entity used for simulation producing some test input signals.
entity foo_tb is
end foo_tb;

architecture behave of foo_tb is
  ...
  component foo is
    port (...);
  end component foo;
begin:
  UUT : foo
    port map (...);
  ...
end behave;

查看生成的（RTL）模拟，我无法发现真实硬件上存在的任何信号延迟，只是我在architecture behave of foo_tband中指定的行为architecture rtl of foo。

但我曾预计编译过程会进行综合，然后生成一些VHDL 代码，其中包含类似architecture <some_name> of foo用于模拟目的的东西，它模拟真实硬件的行为，考虑到综合的最坏情况下的时序行为。

1. 是否生成了这样的 VHDL 代码？

如果生成这样的 VHDL 代码：

2. 我在哪里可以找到生成的VHDL文件？
3. 我怎么能从内部使用它architecture behave of foo_tb

如果未生成此类 VHDL 代码：

4. 如何使用我的设计的详细时序模型进行仿真，该模型源自特定CPLD上的具体综合？
5. 我如何以编程方式为这种模拟生成输入信号？
6. 我如何以编程方式检查这种模拟的正确输出信号？

标签： vhdlmodelsimquartus