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module - 'synaptic_core' 的非法重新声明

问题描述

我正在 Xilinx 中编译一个名为“ODIN”的 SNN 模拟器。对于模块的名称，我收到此错误。你能帮我解决这个问题吗？

'synaptic_core' 的非法重新声明

module synaptic_core #(
parameter N = 256,
parameter M = 8
)(

// Global inputs ------------------------------------------
input  wire           RSTN_syncn,
input  wire           CLK,

// Inputs from SPI configuration registers ----------------
input  wire           SPI_GATE_ACTIVITY_sync,
input  wire [  N-1:0] SPI_SYN_SIGN, 
input  wire           SPI_UPDATE_UNMAPPED_SYN,

// Inputs from controller ---------------------------------
input  wire [    7:0] CTRL_PRE_EN,
input  wire           CTRL_BIST_REF,
input  wire           CTRL_SYNARRAY_WE,
input  wire [   12:0] CTRL_SYNARRAY_ADDR,
input  wire           CTRL_SYNARRAY_CS,
input  wire [2*M-1:0] CTRL_PROG_DATA,
input  wire [2*M-1:0] CTRL_SPI_ADDR,

// Inputs from neurons ------------------------------------
input  wire [  N-1:0] NEUR_V_UP,
input  wire [  N-1:0] NEUR_V_DOWN,

// Outputs ------------------------------------------------
output wire [   31:0] SYNARRAY_RDATA,
output wire [   31:0] SYNARRAY_WDATA,
output wire           SYN_SIGN

);

标签： moduleveriloghdl

解决方案

您很可能尝试在同一命令行上两次编译此模块。

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