delay - 如果有条件,icarus verilog 指定不遵守延迟
问题描述
尝试对具有代表 HCT 设备的延迟的 74245 进行建模。
我发现我在指定块中提供的时间没有得到遵守。
我添加了一条额外的路线 A->C(不是我的原始设计的一部分)来说明延迟可以工作,只是表达式中没有条件,即其他延迟都无效。
如果我在分配上放置延迟内联,那么这总是受到尊重。
我的代码在这里:https ://www.edaplayground.com/x/hDa
有任何想法吗?
我是菜鸟。
解决方案
这是一个 icarus 错误,它刚刚在 master 上修复。 https://github.com/steveicarus/iverilog/issues/315#issuecomment-607800126
谢谢大家
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