chisel - 如何在chisel3.3中生成negedge reset verilog

Question

我们正在与一些后端团队进行布局和布线的 IC 项目。目前从 chisel3.3 生成的 verilog 代码能够在 posedge 上进行异步重置。但由于代工技术，后端团队需要重置 negedge 。这篇文章的答案 2 会产生一个反向的复位信号，但仍然带有 posedge。是否有一个开关可以设置，以便生成的verilog可以是这样的？

  always @(posedge clock or negedge reset) begin
    if (!reset) begin
      _T_1 <= 4'h0;
    end else begin
      _T_1 <= io_d;
    end
  end

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