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system-verilog - |-> systemverilog 中的含义

问题描述

在systemverilog中是什么|->意思？

例如：

$fell(clkreq_hold) |-> ##1 $past(clkreq)

|->和有什么区别->？

标签： system-verilog

解决方案

->是一个逻辑蕴涵运算符（参见 11.4.7 逻辑运算符）A->B等价于布尔表达式!A || B。

|->是用于重叠蕴涵的属性运算符。（参见 SystemVerilog IEEE 1800-2017 LRM 中的第 16.12.7 节）sA |->pB在序列成功的时钟周期内sA，开始尝试查看属性是否pB成功。当 sA 和 pB 都是简单的布尔表达式时，它们看起来好像具有相同的功能。除非，当 sA 为假时，暗示被认为是空洞的成功。（不包括成功通过的计数）

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