yosys - 在使用 ABC 实现的 Verilog 中是否有任何替代 (* keep *) 的方法？

Question

我正在使用也调用yosys的命令进行合成。在我的 Verilog 代码中，我使用并没有对此进行优化，但是当涉及到 时，它会删除这些未使用的电线。是否有任何等效的东西可以在 Verilog 中使用，它不会优化和删除某些电线？任何帮助，将不胜感激。谢谢，synth_ice40ABC(* keep *) wire wire_1; YosysABC(* keep *)ABC

日志：`.44.2。继续 TECHMAP 通行证。没有更多的扩展可能。删除了 0 个未使用的单元格和 3 个未使用的电线。

2.45。执行 OPT_LUT pass（优化 LUT）。发现 LUT。LUT 数量：1 2-LUT 1

消除 LUT。LUT 数量：1 2-LUT 1

结合LUT。LUT 数量：1 2-LUT 1

消除了 0 个 LUT。合并 0 个 LUT。<抑制了 ~2 条调试消息>

2.46。执行 TECHMAP 通行证（映射到技术原语）。

2.46.1。/usr/local/bin/../share/yosys/ice40/cells_map.v' to AST representation. Generating RTLIL representation for module 执行 Verilog-2005 前端：/usr/local/bin/../share/yosys/ice40/cells_map.v 从$lut'解析 Verilog 输入。成功完成 Verilog 前端。

2.46.2。继续 TECHMAP 通行证。对 $lut 类型的单元格使用模板 $paramod$lut\WIDTH=2\LUT=4'1000。没有更多的扩展可能。<抑制了 ~14 条调试消息> 删除了 0 个未使用的单元和 2 个未使用的电线。`

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