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if-statement - 生成 if 条件必须是常量表达式

问题描述

我正在尝试为 RISC-V 程序集创建一个即时生成器，但我遇到了 if 语句。这是我在 Verilog 中的代码：

module signextend(in, out, sel);
    parameter nin = 32;
    parameter nout = 32;
    input [nin-1:nin-25] in;
    input [2:0] sel;
    output [nout-1:0] out;
    
    if (sel == 3'b000)
        begin
            assign out[19:0] = in[31:12];
            assign out[31:20] = {12{in[31]}};
        end
    else if (sel == 3'b001) 
        begin
            assign out[11:0] = in[31:20];
            assign out[31:12] = {20{in[31]}};
        end
    else if (sel == 3'b010)
        begin
            assign out[4:0] = in[24:20];
            assign out[31:5] = 0;
        end
    else if (sel == 3'b011)
        begin
            assign out[3:0] = in[11:8];
            assign out[4:9] = in[30:25];
            assign out[10] = in[7];
            assign out[11] = in[31];
            assign out[31:12] = {20{in[31]}};
        end
    else if (sel == 3'b100)
        begin
            assign out[4:0] = in[11:7];
            assign out[11:5] = in[31:25];
            assign out[31:12] = {20{in[31]}};
        end
    else if (sel == 3'b101)
        begin
            assign out[9:0] = in[21:30];
            assign out[10] = in[20];
            assign out[18:11] = in[19:12];
            assign out[19] = in[31];
            assign out[31:20] = {12{in[31]}};
        end 
    else 
        assign out = 32'hxxxx;  
endmodule

每个 if 语句都存在问题：生成 if 条件必须是常量表达式。

标签： if-statementverilogmodelsimriscvsign-extension

解决方案

您需要将所有代码放在一个always块中并删除assigns:

always @(*) begin
  if (sel == 3'b000)
      begin
          out[19:0] = in[31:12];
          out[31:20] = {12{in[31]}};
      end
  else if (sel == 3'b001) 
    // etc

一个always块包含一些软件（你的if语句），它模拟了一些硬件（产生的组合逻辑）。

在(or ) 块if之外有一个语句是合法的，但它意味着不同的东西。然后它意味着有条件的包含硬件，即如果某些条件为真，则包含该硬件。这样的条件必须是静态的，即在编译时固定。它不能是输入，例如您的. 如果您考虑一下，这完全有道理：您如何创建一些硬件，根据某些输入的值神奇地出现和消失？你不能。这就是为什么你得到你的错误。alwaysinitialsel

您需要删除assigns，因为虽然在块assign内包含s 是合法的always，但它意味着一些奇怪的东西。永远不要这样做。

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