system-verilog - 如何在特定信号开启后编写覆盖点来检查信号是否开启？

Question

在这里，我试图写一个覆盖点来检查信号 a 开启后，是否有任何信号 b(on)。

check: coverpoint {a,b}{
bins hit = {2'b11}
}

我相信上面的覆盖点会在两个信号都打开时进行检查。我不确定我们如何准确地编写我提到的场景。任何帮助，将不胜感激。如果您知道要学习系统 Verilog，请帮助我提供最好的资源。

标签： system-verilog

Answer 1

cover指令在时间序列上比 a 好得多，covergroup但需要一个采样时钟：

check: cover property (@(posedge clk) a |-> ##[*] b; );