chisel - 如何在生成的 Verilog 中使用凿子向量中选定元素的 val 名称

我试图在生成的 Verilog 中保留信号的 Val 名称。Val 是从凿子 Vector(Vec) 中动态选择的元素。下面是我的测试用例代码：

val myVec    = Reg(Vec(10,UInt(32.W)))
val selected = myVec(io.sel).suggestedName("selected")

我可以在生成的 verilog 中看到从 myVec 获取所选元素的 Mux。但是，它有一个随机名称 _T 东西。suggestName()没有帮助。我也试过 @chiselName 没有任何改善。我希望此信号具有有意义的名称的原因是出于调试目的（在功能上它是正确的）

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这是一个已知的错误，很抱歉造成混乱/挫折。忽略一些细节，Chisel 很难区分动态索引作为右手值（读取）与左手值（写入）之间的区别，这使得它很难命名。

您可以通过将动态索引的输出连接到 a 来解决此问题Wire：

val myVec    = Reg(Vec(10,UInt(32.W)))
val selected = WireInit(myVec(io.sel))

将Wire通过正常机制命名@chiselName，suggestName或者标准反射命名将起作用。