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verilog - 警告：推断变量“w_addra_t”的锁存器（在带有 FOR 循环的 Verilog/SystemVerilog 中）

问题描述

当我设计一个简单的双端口 RAM 块时，我在综合后有一个推断的锁存器问题。由于代码量大，我刚刚嵌入了这个总是块代码，如下所示：

integer i;
always_latch
begin
    for (i=0;i<NUM_RAMS;i=i+1) begin
        if (ena_t == 1) begin   
            w_addra_t[i] = w_addra[i];
        end
        else begin
            w_addra_t[bank_addra[i]] = w_addra[i];
        end
    end
end

我的 RAM 块包括NUM_RAMS个银行。各个输入数据的地址存储在w_addra中。

当ena_t = 0时，具有给定w_addra地址的数据根据​​各个bank_addra的值（取决于访问模式）被加扰到w_addra_t 。

我试图用if...else，switch...case替换for循环，generate但问题是一样的。在我的代码中使用不同的always块，左侧在if.else的ena_t中只有w_addra_t[i]，没有错误。

如果您有任何想法，我想得到您的建议。我确实寻找了类似的问题，但没有得到任何结果。

非常感谢 ：）

标签： verilogsystem-veriloginferred-type

解决方案

我不知道它是否会通过更改为来解决您的问题

int i
always_comb

反而。当您使用像整数这样的四态变量时，该工具可能会变得难过？

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