chisel - 凿子和时序约束文件

提前为这个可能很愚蠢的问题道歉。是否可以将 Scala 脚本集成到 CHISEL 流程中，为给定设计生成时序约束规范 (SDC)？例如，按下一个按钮，您就可以将您的 CHISEL 设计与 SDC 文件一起转换为 Verilog，准备好进行综合。

我目前为 VHDL 准备了这样的工具流（使用 python 生成约束文件）。但是在 VHDL 中，命名约定非常清楚，对 CHISEL 后端不太确定（我在网上也找不到任何参考）

有可能吗，或者这不是 CHISEL 的预期用途？

提前致谢！

标签： chisel

Chisel 有一个注释系统来支持跟踪和链接发出的 Verilog 中的信号。我在 StackOverflow 上的上一个问题中描述了这个系统：凿子：在最终 Verilog 中获取信号名称

现有工作可以利用这种支持并构建物理设计流程，请参阅Chipyard使用的Hammer。