vhdl - 如何将单个 STD_LOGIC 位作为参数而不是 STD_LOGIC_VECTOR

Question

我有这个实体：

ENTITY example IS PORT 
( 
    x: IN STD_LOGIC_VECTOR(1 DOWNTO 0);
    y: OUT STD_LOGIC
);
END ENTITY example; 

当我调用它时，我会：

g1:  ENTITY work.example(method) PORT MAP (x(0) => a, x(1) => b, y => c);   

但我想要一种巧妙的方式来做到这一点：

g1  ENTITY work.example(method) PORT MAP ( (a,b) , c ); 

谢谢！

标签： vhdl