system-verilog - 包装中包含的 uvm 测试用例何时进行工厂注册

Question

对于测试包中包含的测试用例，UVM测试用例的工厂注册何时会发生？是在导入期间吗？

标签： system-veriloguvm

Answer 1

导入包是执行任何代码之前编译过程的一部分。UVM 工厂注册与在模拟时间 0 时参数化类的静态变量的初始化相关联。（我有一篇DVCon 论文详细介绍了这一点）。

但是您可能面临的这个问题是您将测试用例放在 SystemVerilog 中package并且从未导入该包。根据您使用的工具和您使用的编译过程，有不同的方法来处理这个问题。