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vhdl - 在 Zedboard 上连接 OV7670 摄像头

问题描述

所以我创建了这个项目，在我的 Zedboard 上通过 VGA 显示来自摄像机 OV7670 的视频，仅使用 PL 部分，合成运行良好，但是当我尝试生成比特流时，我得到了这些我似乎无法理解的错误：

错误 1：[Place 30-574] IO 引脚和 BUFG 之间的布线位置不佳。如果此设计可接受此次优条件，您可以使用 .xdc 文件中的 CLOCK_DEDICATED_ROUTE 约束将此消息降级为 WARNING。但是，强烈建议不要使用此覆盖。这些示例可以直接在 .xdc 文件中使用以覆盖此时钟规则。< set_property CLOCK_DEDICATED_ROUTE FALSE [get_nets pclk_IBUF] >

pclk_IBUF_inst (IBUF.O) 锁定到 IOB_X0Y43 并且 pclk_IBUF_BUFG_inst (BUFG.I) 由时钟放置器临时放置在 BUFGCTRL_X0Y7

错误 2：[Place 30-99] Placer failed with error: 'IO Clock Placer failed' 请查看放置期间的所有错误、严重警告和警告消息，以了解失败的原因。

错误 3：[Common 17-69] 命令失败：Placer 无法放置所有实例

这是一个链接，如果你想看看，你应该在其中找到所需的一切： https ://github.com/moncefou/camera_vga_zedboard

标签： vhdlfpgaxilinxvivadozynq

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