verilog - Verilog 中的两个作业

Question

我在 Verilog 中偶然发现了这段奇怪的代码，它没有任何意义：

TriggerFlag <= SyncClkCounter - TriggerPhase <= 8'h80;

奇怪的是，TriggerFlag 是一个单位寄存器，而右边的所有内容都是 8 位。我查看了我方便的 Verilog 书，但从未像这样在一行中找到两个赋值语句。谁能解释一下原作者在这里试图完成什么？

提前致谢。

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