verilog - 在 ModelSim 中覆盖 default_nettype

Question

我想default_nettype在不显式修改每个文件中的相应编译器指令的情况下更改我的 RTL 设计。

有没有办法在 ModelSim 软件中覆盖它？

标签： verilogsystem-verilogmodelsim

Answer 1

你的问题的答案是否定的。