frequency - 如果 clk 在 f1 工作并且输入数据以 f2 频率变化，D FF 的输出频率是多少

Question

module d_ff(d,rest,clk,y);
input d, rst, clk;
output reg y;

always @ (posedge clk) begin
  if(rst) y <= 0;
  else    y <= d;
end

endmodule

其中 clk 在 f1 运行，d 在 f2 变化。f1 和 f2 可以是任意频率。

标签： frequencyclockflip-flop