vim - 需要帮助在 VIM 中自动缩进 verilog 或 systemverilog 代码

Question

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initial begin
if () begin
a=b;
c=d;
end
else begin
c=d;
c=a;
end
end

我已经尝试过，gg=G或选择代码和 =不起作用。你能帮我吗？代码不可读。

标签： vimverilogsystem-verilog

Answer 1

您可以将文件类型设置为verilogby :set filetype=verilog。或者您可以将文件另存为tmp.v并重新打开它。

下面是$VIMRUNTIME/filetype.vim其中定义了文件类型和文件扩展名之间的关系。

" Vera
au BufNewFile,BufRead *.vr,*.vri,*.vrh      setf vera

" Verilog HDL
au BufNewFile,BufRead *.v           setf verilog

" Verilog-AMS HDL
au BufNewFile,BufRead *.va,*.vams       setf verilogams

" SystemVerilog
au BufNewFile,BufRead *.sv,*.svh        setf systemverilog

" VHDL
au BufNewFile,BufRead *.hdl,*.vhd,*.vhdl,*.vbe,*.vst,*.vho  setf vhdl