fpga - FPGA Lattice：引脚未连接

Question

我正在尝试做一个简单的引脚布局练习，并从一个非常简单的模块开始。但是，当我查看电子表格查看器时，我的输入未连接：

这是我的代码：

module top (clk_24, TX_DRIVE, SPI_ADC);

    output wire TX_DRIVE;
    input wire clk_24;
    input wire SPI_ADC;
    
    reg holdbuffer;
    
    
    always @(posedge clk_24)
        begin
            if(SPI_ADC == 1'b1)
                begin
                    holdbuffer <= holdbuffer + 1;
                end
        end
endmodule

标签： fpgalattice