verilog - 您如何从verilog中的时钟计数器获取输出？

Question

我试图让 DE0 FPGA 上的 LED 每按 8 次按钮就打开一次。我已经为计数器编写了代码，但是每隔一个按钮按下 LED 就会打开，而不是每 8 次。

这是我所拥有的：

module tima(output led, input reset,  input clock);
reg [7:0]count;
initial count = 0;

always @ (posedge clock, posedge reset) begin
    if(reset)
    count <= 0;
    else
   count <= count + 1'd1;
end

assign led = count;

endmodule

标签： verilogfpga