cpu-architecture - D-latch 时间图与预设和清晰？

Question

我正在尝试学习考试，并且一直在搜索任何视频或图像或页面，这些视频或图像或页面解释了涉及预设和清除的 D-Latch 时间图。我发现了很多 D 触发器的结果，而不仅仅是 D 锁存器。这是 D 触发器的图表，幸运的是，它被标记为触发器，所以我知道它是哪一个。我需要研究同样的东西，但对于 D-latch，我需要预设和清晰的图表，我正在为 D-latch 找到更基本的 D、Q 和时钟时间图，但不是一个就像这个有 D、Q、Clock、Preset 和 Clear 的触发器图。

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Answer 1

以下是具有预设和清除输入的 D-latch 时序图示例：

对于 D 锁存器，需要注意的重要一点是它是电平触发设备，而不是边沿触发设备（如 D 触发器）。这仅仅意味着 D 锁存器只能在时钟输入为高电平时更改状态，否则保持时钟将状态更改为低电平时的状态。Preset 和 Clear 是异步输入，这意味着无论时钟输入如何，它们都会影响 D-latch 的输出。如果 Preset 为 LOW，则锁存器的输出始终为 HIGH，如果 Clear 为低，则输出始终为 LOW。如果存在 Preset 和 Clear 都被激活的情况，Q 和 Q' 都进入相同的状态，同时给出一个无效状态作为输出。