verilog - 使用 MicroBlaze 的设计具有比设备容量更多的实例化块 RAM。考虑定位到不同的部分

Question

我有一个使用 Xilinx 部件的设计：XC7A100T (FGG484ABX21)，环境：WIN10 19043.1348，VIVADO 2018.3。根据数据表：https ://www.xilinx.com/content/dam/xilinx/support/documentation/selection-guides/cost-optimized-product-selection-guide.pdf#A7，XC7A100T 应该有4,860 Kb (4860 *1000/8/1024= 593 KiB ) BRAM，我只使用了512 KiB。

内存地址分配如下：

当我尝试进行合成时，VIVADO 向我抛出了错误：

有什么问题？谢谢！

标签： verilogvivado

Answer 1

:) 谢谢@Pradyuman Bissa。问题已解决。GPIB FIFO 使用了近 50% 的 BRAM。